Видео ролики бесплатно онлайн
Смотреть 365 видео
Официальный сайт toppromotion 24/7/365
Смотреть видео бесплатно
|
||||||||||||
|
РефератыЦифровые устройства (36)Конспект лекций по микропроцессорной технике
Размер: 0.20 KB
Скачан: 312 Добавлен: 26.08.2005 КОНСПЕКТ ЛЕКЦИЙ по дисциплине «Микропроцессорная техника» Микропроцессорные и программные средства автоматизации. Микропроцессорный комплект Серии К1810 Состав: К1810ВМ86 – центральный процессор (16 бит) ВМ88 – центральный процессор с восьмибитной шиной данных; ВМ87 – арифметический сопроцессор; ВМ59 – процессор ввода/вывода; ГР84 – генератор тактовых импульсов; ВГ88 – контроллер системной шины; ВБ89 – арбитр системной шины ВТ02 – контроллер для подключения динамической памяти объемом 16 Кбайт ВТ03 - контроллер для подключения динамической памяти объемом 64 Кбайт ВН54 – интервальный таймер ВТ37 – контроллер прямого доступа к памяти ВН59 – программируемый контроллер прерываний ИР86/87 – шинные формирователи (с инверсией / без инверсии) ИР82/83 - регистры-защелки (с инверсией / без инверсии) Микросхема К1810ВМ86 (Intel 8086). Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн. операций в секунду. Синхронизируется тактовой частотой 25 МГЦ. Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямую адресацию 1 Мбайт внешней памяти. Область адресного пространства памяти разбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобный механизм вычисления физических адресов . ША и ШД мультиплексированы. При организации вычислительных систем их нужно разделить (регистры-защелки). МП может обращаться как к памяти, так и к внешним устройствам. При обращении к внешним устройствам используются 16 младших линий ША. Функциональная схема: См. рис. В первый такт обмена на AD0-15 устанавливаются младшие 16 бит адреса памяти или адрес внешнего устройства, сопровождается эта информация сигналом ALE. Во втором такте обмена выставляются данные, которые сопровожда- ются сигналом DEN. ALE и DEN управляют регистрами-защелками. AD16/ST3- В первый такт обмена выдается 4 старших разряда адреса памяти, а при обращении к внешнему устройству – нули. Во втором такте выдаются сигналы состояния МП, причем сигналы ST3-ST4 определяют сегментный регистр участвующий в формировании физического адреса. Сегментные регистры. Участвуют в формиро- вании физического адреса. ST5 – дублирует состояние флага разрешения прерываний.
«1» - в МП; «0» - из МП. Архитектура МП. МП содержит в своем составе 14 регистров общего назначения. Все остальные регистры общего назначения являются неделимыми: Сегментные регистры: DA=CS+IP
Обращение к данным может производиться из любого сегментного регистра: DS (SS,CS,ES) +EA = ФА данных. EA – эффективный адрес, константа, указанная в программе. К данным можно обратиться через индексные регистры SI и DI; причем индексный регистр хранит смещение на адрес ячейки памяти, откуда данные можно извлечь. А DI хранит смещение на адрес ячейки памяти, куда данные можно направить: DS(SS,CS,ES) +SI=ФА данных; ES+DI =ФА данных. Обращение через регистр BX: ES(CS,SS,DS)+BX= ФА данных. Такая модульная организация памяти посегментно позволяет писать программы в виде отдельных модулей. Структурная схема на основе К1810. При организации вычислительной машины нужно решить следующие задачи: 1) разделить адресные сигналы и сигналы данных; 2) сформировать необходимые управляющие сигналы. Первая задача решается с помощью буферных регистров К1810ИР82 и шинных формирователей К1810ВА86(87). Вторая задача несколько сложнее и зависит от сложности решаемых задач разрабатываемой микропроцессорной системы. Сложность задачи определяет нужные объемы памяти и количество устройств ввода / вывода. Поэтому МП К1810ВМ86 может работать в двух режимах: минимальный и максимальный. Минимальный позволяет организовывать вычислительные и управляющие системы, имеющие ограниченные объемы памяти и малое количество внешних устройств. Структурная схема в минимальном режиме Структурная схема в максимальном режиме. Функциональные возможности комплекта К1810 позволяют организовать многопроцессорное вычисление системы. Задачу согласования многопроцессорной системы решает арбитр шин К1810ВБ89. Микросхема К1810ГФ84. X1,X2 – для подключения кварцевого резо- натора F/C – вход выбора источника тактовой ча- стоты: «1» - от собственного задающего генера- тора «0» - от внешних сигналов синхронизации PCLK – выход управления переферией. OSC – выход внешнего задающего генератора Контроллер системной шины К1810ВГ88. Контроллер предназначен для работы в составе микропроцессорной системы и обеспечивает подключение к ней памяти и внешних устройств, Функциональные возможности МС: позволяет организовать конфигурацию вычислительной системы имеющей 2 магистрали: системная шина и резидентная шина. К системной шине подключается память, к резидентной – устройства в/в. Входы S0-S2 – предназначены для подключения к центральному микропроцессору.
Функциональная схема включения. При обращенях к памяти и внешним устройствам очень сильно отличается по быстродействию. Поскольку многопроцессорные системы организовываются для решения сложных задач, требующих большого быстродействия, то нужно выполнять разделение обращения к внешним устройствам и памяти. К1810ВБ89 S0-S2 – входы для подключения к МП ВМ86, состояние этих входов определяет режим работы арбитра шин. Зафиксировав эти сигналы арбитр шин начинает выполнение действий по захвату, освобождению или удержанию системной или резидентной шины. CLK – вход для подключения системного генератора. LOCK – вход запрета освобождения системной шины: «1» - арбитру запрещается освобождать системную шину, не зависимо от его приоритета. CRQLCR - выход запрета освобождения системной шины если поступил запрос по входу CBRQ. Арбитр шин в многопроцессорной системе может обслуживать 1-2 центральных микропроцессоров. При организации многопроцессорных систем нужно разрабатывать схему приоритетного арбитража. При организации схем приоритетного выбора арбитража используется 3 метода: параллельный; последовательный и циклический арбитраж. Схема включения арбитража шин при последовательном методе: При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный приоритет будет иметь 1-й АШ, а минимальный – 3-й. Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера . В простейшем случае при аппаратном задании весов приоритетов, приоритетный контроллер представляет собой схему, выполненную на логических элементах. Более сложные приоритеты устанавливаются программным путем. В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения приоритетов . Арбитр шин может обслуживать 2 микропроцессора: RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы. Их в многопроцессорной схеме может быть много. Для подключения к системной или резидентной шине используется контроллер системной шины К1810ВГ88. Интерфейсы микропроцессорных систем. Интерфейсы предназначены для организации взаимодействия между микросхемами организующими функциональные модули при построении вычислительной системы. Для организации взаимодействия между вычислительной машиной при организации вычислительных комплексов. Интерфейсы регламентируют правило взаимодействия между всеми функциональными модулями микропроцессорной системы, устанавливают взаимодействие и определяют протоколы и порядок обмена информацией. Конфигурации интерфейсов разработаны исходя из следующих требований: 1) получение нужного быстродействия и организации стандартного обмена информацией между блоками вычислительной системы независимо от их быстродействия; 2) простота наращивания структуры многопроцессорного комплекса и возможность доступа для диагностики; 3) широкая область применения. Электрические соединения между выводами микросхем выполняются электрическими связями или линиями. Эти линии сгруппированы по определенному функциональному назначению образуют шину адреса, шину данных и шину управления. Совокупность шин образует магистраль. В зависимости от функционального назначения интерфейсы классифицируются по следующим принципам: - по способу создания функциональных модулей; - по способу передачи данных – параллельный, последовательный и последовательно-параллельный ; - по режиму передачи данных –односторонние, 2-х сторонние, одновременная или поочередная передача. - по принципу обмена информацией – синхронный и асинхронный. Интерфейсы в системе MULTIBUS. Предназначены для организации микропроцессорных модулей. На базе МП Интерфейс в системе MULTIBUS состоит из 5-ти магистралей: - параллельная системная; - параллельная локальная магистраль LBX; - многоканальная магистраль в/в MSW; - локальная в/в SBX; - управляющая последовательная магистраль – BITBVS; - Последовательная системная магистраль – SSB; Параллельная локальная магистраль. LBX предназначена для подключения к вычислительной системе дополнительных блоков или модулей памяти. С ее помощью можно подключить от Функциональные возможности: может позволить организовать по ней обмен информацией в режиме прямого доступа к памяти. Линии этого интерфейса стандартизованы, образуют 60-ти проводниковый жгут и имеют следущее функциональное назначение: AB0-AB23 – линия шины адреса; DB0-DB15 – линия шины данных; TRAP – разряд проверки четности; BHEN – разрешение на передачу старшего байта. ASTB – строб сопровождения информации об адресе; Магистраль работает в режиме чтения/ записи данных. Информация об адресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приема сопровождается сигналом XACK, обмен информацией происходит в параллельном коде. Магистраль многоканального в/в MSN. Предназначена для освобождения системной магистрали от операции в/в при обращении к внешним устройствам. С помощью этой магистрали можно подключить до 16-ти внешних устройств передающих 8 либо 16 разрядные данные со скоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров. AD0-AD15 – мультиплексированная шина адреса/ данных; GND- линия заземления; PB,*PB – дифференциальные сигналы дополнения данных до четности. R/W,*R/W – дифференциальные сигналы чтения /записи. A/D,*A/D –Дифференциальные сигналы управления адресом/данными; DRDY,*DRDY – дифференциальные сигналы готовности информации на шине А/D; AACC – признак приема адреса исполнителем; DACC – ответ исполнителя при приеме данных; STQ – завершение процедур обмена; SRQ – запрос состояния устройства для передачи информации; RESET – сброс; SA – готовность передатчика информации. Магистраль локального в/в SBX. Предназначена для подключения к одноплатным вычислительным машинам дополнительные платы сопроцессора. Подключается плата с расширенной 2-й системой, арифметикой, графикой. Магистраль имеет 60-ти проводную структуру, линии которой имеют следующее назначение: MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении сопроцессора; MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора; MD0-MDF – 16 линий данных; IORD – сигнал сопровождения адреса при выдаче информации из сопроцессора; IOWRT – сигнал сопровождения адреса при выдаче информации в сопроцессор; RESET – сброс линии или начальная установка; MWAIT – ожидание сигнала сопровождения процедуры обмена сопроцессора; MDRQT – запрос режима прямого доступа к памяти у ЦП; MDACK – подтверждение прямого доступа к памяти; TDMA – сигнал завершения работы каналов прямого доступа к памяти; MCLK – сигнал синхронизации для сопроцессора; MPST – признак наличия модуля расширения, сопроцессора. Магистраль связи BITBUS. Последовательная управляющая магистраль предназначенная для передачи информации в режиме синхронной передачи до 30 метров, в режиме асинхронной передачи до нескольких километров. В режиме синхронной передачи скорость может быть 500 Кбит/с либо 2,4 Мбит/с. В режиме асинхронной передачи скорость может быть – 62,5 Кбит/с либо Магистраль предназначена для регистрации локальных сетей. Физически она представляет собой 9-ти канальный жгут проводов, имеющий функциональное назначение. DATA,*DATA – дифференцированная сигнальная пара – линия для передачи данных. DCLK / RTS, *DCLK / RTS – дифференциальная пара – сигнальная, синхронизации управления. GND, +12D – общая линия управления ZGND – 3-е состояние Обмен информацией по этой магистрали выполняется кадрами, которые имеют следующий формат: Параллельная системная магистраль. Внешние прерывания бывают: 1) маскируемые, поступающие по входу INTR; 2) немаскируемые, поступающие по входу NMI. На запросы на немаскируемые прерывания МП обрабатывает всегда независимо от состояния флага прерывания; Процедура обслуживания внешних прерываний выполняется с помощью специального контроллера прерываний КР1810ВН59. Микросхема представляет собой программируемый контроллер прерываний позволяющий одновременно обслуживать 8 внешних устройств. Может работать с К1810 и К580. Функциональные возможности микросхемы допускают каскадирование (можно обслуживать до 64 внешних устройств). IRQ0-IRQ7 – запросы на прерывания. Если программируемым путем не произведено перераспределение приоритетов, то IRQ – маскируемый приоритет. A0 – адрессный вход для подключения младшей линии адреса. Микросхема может работать в режимах программирования и режиме обслуживания переферии. Режим программирования задается CS=0. Схема подключения контроллера к системной шине. Схема каскадирования. Организация запоминающих устройств. Для запоминания информации в цифровых схемах используется либо триггер, либо конденсатор. В зависимости от типа запоминающего устройства различают память SIMM и DIMM. При подключении запоминающего устройства к системной шине нужно организовывать передачу не только слов, но и отдельных файлов. Для реализации этого блоки памяти обычно выполняются в виде 2-х банков. Младший подключают к линиям данных D7-D0 и содержит байты с четными адресами. Для выбора этого банка в микропроцессорной системе используется А0=0. Старший байт D8-D15 – А0=1. При передаче байта данных его нужно переслать в ячейку памяти с четными адресами. В этом случае цикл обмена данными составляет 1 период системной синхронизации. Вид пересылки данных по системной магистрали определяет кроме сигнала А0 еще сигнал BHE. А0 совместно с BHE образуют: |A0 |BHE |Вид посылки | Выработка сигналов А0 и BHE выполняется автоматически под действием управляющей программы. Для упрощения схемы подключения при организации ПЗУ следует учесть тот факт, что при чтении информации из запоминающего устройства на шину данных всегда выставляется 2 байта данных, Селекцию необходимой информации выполняет ЦП и выбирая нужную, помещает ее в свои внутренние регистры. Следовательно сигналы А0 и BHE к ПЗУ можно не подключать. При обращении к ОЗУ для выбора банка данных можно использовать сигналы А0 и BHE. Обращения к ПЗУ стробируется сигналом МЕМR и MEMW. Схема подключения: Организация блоков памяти больших объемов. |RAS |CAS |W/R |D |Выход В |Режим работы | ДША – предусматривается для каждого блока памяти. Контроллер: 1-й такт – записывается код адреса строки, которая стробируется сигналом Способы дешифрации адреса. 1) линейный выбор. Самый простой способ, не использующий логику дешифрации адреса. Технически реализуется следующим образом: любая линия ША используется как сигнал выборки кристаллов. Пример реализации: Способ используется при подключении малых объемов памяти. Недостатком является большая потеря области адресного пространства; 3) дешифрация с помощью комбинаторной логики. В этом случае для формирования сигналов выборки кристалла используется логические элементы: Сигнал выборки кристалла формируется, если А14=1, а А15=0. 3) Дешифрация адреса с помощью дешифратора. В этом случае выбирается одна из 2n возможных комбинационных входных сигналов, где n-количество входов, подключенных к дешифратору. Микросхема К1810ВТ3 – контроллер управления динамической памятью. X0,X1- входы для подключения кварцевого резонатора для выработки сигналов регенерации памяти. Либо к X1 можно подключить CLK. AL0-AL7; AH0-AH7 – адрессные входы для выборки ячейки памяти внутри памяти. WR,RD/S1 – сигналы системной записи/чтения. B0,B1 – входы дешифратора (выборка банков памяти). PCS – вход выборки кристалла контроллера. OUT0-OUT7 – мультиплексированные выходы выбора адрессов строк и столбцов. WE – сигнал считывания памяти. Пример подключения управления динамической памятью объемом 512 Кбайт показан на рисунке: Обмен информацией с внешними устройствами. При работе микропроцессора в максимальном режиме системные комманды ввода/вывода вырабатывает системный контроллер К1810ВГ88. Комманды ввода/вывода реализуют 2 типа адрессации: 1) прямая адрессация, в этом случае код адресса порта указывается во втором байте комманды. Этот вид адрессации обеспечивает обращение к 256 портам в/в; 2) косвенная адрессация, в этом случае вовтором байте комманды указывается регистр DX и поскольку он 16-ти разрядный, то можно организовать 65536 внешних устройств. При такой адрессации в/в под адрессацию портов отводится один сегмент памяти. При втором способе адрессации внешние устройства находятся в общем адрессном пространстве с памятью. Поэтому в этом случае обращение к ним может быть выполнено как к обычным ячейкам памяти. Длявыполнения операций в/в кроме комманд IN и OUT могут быть использованы любые комманды пересылки. Второй способ имеет большие функциональные возможности. В нем может быть организована с помощью специальных комманд пересылка данных междк ЦП и внешними устройствами, между внешними умтройствами и памятью. Колличество подключаемых внешних устройств до 1Мб. В прстейшем случае в минимальном режиме для обращения к внешним устройствам могут быть использованы системные сигналы MEMR, MEMW, которые получаются из сигналов МП WR и RD: При обмене данными МП передает по ШД либо все слово (16 бит), либо младший байт. Чтобы байт был передан за один цикл системной синхронизации нужно, чтобы адресс внешнего устройства был четным. Также внешние устройства должны подключаться к младшему байту ШД. Для идентификации раздельного подключения внешних устройств к младшему либо старшему байту данных используются сигналы А0 и BHE. Состояние этих сигналов указано в таблице(см.ВМ86). Подключение внешних устройств к системной магистрали. При подключении внешних устройств возникает проблема согласования 8- ми битной ШД внешнего устройства с 16-ти битной ШД микропроцессора. Данная задача решается 2-мя способами: Второй способ заключается в преобразовании 16-ти разрядной шины данных в 8- ми разрядную. Для этой цели можно использовать 2 регистра-защелки (К1810, Эта схема включения работает в режиме в/в с отображением на память. Программируемый парралельный интерфейс. Микросхемы данного типа не входят в состав конкретных микропроцессор- ных комплектов. 8225 Обычно для обмена данными используются 8 линий порта А или порта B. Для выраьотки управляющих сигналов обычно используется порт С. Режим работы схемы определяется управляющим словом, которое заносится в ее внутренний регистр при инициализации системы. При этом допускается прграммирование нескольких режимов работы: - весь порт работает на вывод информации - весь порт работает на ввод информации - отдельные на ввод, отдельные на вывод. Назначене линий : D0-D7 - входы для подключения к резидентной или системной шине. A0,A1 - входы выбора порта Программируемый последовательный интерфейс. Последовательный обмен данных регламентируется в стандарте RS232C. Функционально последовательный интерфейс реализуется на 2-х сдвигающих регистрах: Последовательный интерфейс может работать в синхронном и асинхронном режиме. Синхронный режим подразумевает работу интерфейса приемника и передатчика под управлением системного генератора. ----------------------- INTR CLK RESET READY TEST MN/MX HOLD HLDA GND Un AD0 AD1 AD15 AD16/ST3 AD19/ST6 RD WR M/IO DT/R DEN ALE INTA BHE/ST7 К1810ВМ86 ЦП2
ШД OE T STB OE К1810ВА86 CS RD WR CLK MN/MX ALE
DEN К1810ВМ86 Un ША OE T STB OE CS RD WR CLK MN/MX ALE
DEN К1810ВА86 ШД УВВ RAM К1810ИР82 К1810ГФ84 УВВ RAM К1810ИР82 К1810ГФ84 К1810ВГ88 ST0 M ROC память ВГ88 ЦП1
DША ВБ89 К ВБ89 ШУ
ШД CS RD WR CS RD WR ША ИР82 ВА86 STB OE 1 CB S0 CLK AEN CEN
DT/R S0 CLK
DT/R CB X1 CLK ШД Приоритетный контроллер CBRQ BCLK BUSY АШ3
BPRN BPRQ BPRN АШ2 АШ1
BUSY CBRQ АШ3
BPRQ BPRN BPRQ BPRN BPRN АШ2 АШ1
S0 INIT LOCK SYSB/RESB BREQ BPRO BUSY CBRQ AEN АШ УВВ ВГ88
СШИ ВГ88
ДШ AEN СШИ ВГ88 Приоритетный контроллер Ведущий Ведомый ЦП 1 СШ РШ RQ/GT PIC
IRQ7 A0 CS D0 D7
CAS0
ЦП ST0 ST1 ST2 CВ IOWC IORC INTA ST0 ST1 ST2
WR CS RD INTA INT (17) ST0 ST1 ST2
IORC INTA CВ ST0 ST1 ST2 ЦП ST0 ST1 ST2
IORC INTA CВ А0 – А19 D0 – D15 CS2 ПЗУ Ст. Мл. CS1 D8-D15 D0-D7 & 1 A1 – A13 A1 – A13 A14 MEMR MEMW BHE A0 R/W A14 MEMR CS2 ПЗУ Ст. Мл. CS1 D8-D15 D0-D7 CSH CSL CSH CSL CS ША ШД ШУ ША ШД Сиг. упр Массив микросхем Контроллер ДША & & & & MEMR MEMW A14 Выбор ОЗУ Выбор ПЗУ А14 А15 выбор 1 & А14 А15 выбор СОМ X0/DP2 AL7 AH7 OUT0 OUT7 XACK СОМ X0/DP2 AL7 AH7 B1/DP1 WR RD/S1 PCS OUT0 OUT7 16 / 64 1 1 1 MRTC A19 MWTC A18 A17 CLK 1 1 БАНК0 WE WE D0-D7 A0-A7
D8-D15 A0 BHE БАНК1 БАНК2 БАНК3 1 1 RD WR IOR IOW IOW IOR WR RD 1 1 1 M/IO ВУ1 СS WR RD ВУ2 CS WR RD 1 & & WR WR BHE A0 IOW IOR D0-D7 D8-D15 ДША RG T CS ВУ WR RD 1 & & 1 D0-D7 D0-D7 D8-D15 RG OE T
D0 RD WR A0 RESET A0-A15 IOR D0
CAS0
IOW IOW PA0 PB0 PC0
D0 D1 D2 D3 D4 D5 D6 P стоп Хол. Старт бит Хол. стоп Регистр сдвига Регистр сдвига IORC CLK D0-D7 вывод прием IOWC CLK |
|
В хорошем качестве hd видео
Онлайн видео бесплатно